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数字电子课程设计 八位数字抢答器

数字电子课程设计  八位数字抢答器

课 程 设 计

课程名称电子技术综合设计与实践 题目名称 学生学院 专业班级 学 号_ _ _ _ 八位数字抢答器 _ _

学生姓名_ 同组成员 指导教师_ _ _







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课程设计任务书.................................................3

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Quartus II 软件运行环境与使用简介...............................6

3

各模块电路图及其工作原理.......................................6 3.1 3.2 3.3 抢答模块..................................................6 倒计时模块(含报警系统)....................................7 附加记分模块..............................................7

4

操作过程详述..................................................8

5

更好的设计方案设想............................................11

6

收获及心得体会................................................12

参考文献.........................................................12

附录:系统整体电路图..............................................12

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广东工业大学课程设计任务书

题目名称 学生学院 专业班级 姓 学 名 号

电子技术综合设计与实践

一、课程设计的内容
1)利用各种器件设计一个多路智力竞赛抢答器。 2)利用 DE2 板对所设计的电路进行验证。 3)总结电路设计结果

二、课程设计的要求与数据
1. 抢答器同时供 8 名选手或 8 个代表队比赛, 分别用 8 个按钮 S0 ~ S7 表示。 2. 3. 4. 设置一个系统清除和抢答控制开关 S,该开关由主持人控制。 抢答器具有锁存与显示功能。即选手按动按钮,锁存相应的编号,并在优 先抢答选手的编号一直保持到主持人将系统清除为止。 抢答器具有定时抢答功能,且一次抢答的时间由主持人设定(如,30 秒) 。 当主持人启动"开始"键后,定时器进行减计时,同时扬声器发出短暂的声 响,声响持续的时间 0.5 秒左右。 5. 6. 参赛选手在设定的时间内进行抢答,抢答有效,定时器停止工作,显示器 上显示选手的编号和抢答的时间,并保持到主持人将系统清除为止。 如果定时时间已到,无人抢答,本次抢答无效,系统报警并禁止抢答,定 时显示器上显示 00。

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三、课程设计应完成的工作
(一) 设计思路 1.学习要求: 复习编码器、十进制加/减计数器的工作原理,设计可预置时间的定时电路 分析与设计时序控制电路。 画出定时抢答器的整机逻辑电路图,掌握智力抢答器 的工作原理及其设计方法, 并对各种元器件的功能和应用有所了解。并能对其在 电路中的作用进行分析。 例如: 优先编码器 74LS148 和 RS 锁存器 74LS279 以及 十进制同步加/减计数器 74LS192。 2. 设计思路 设定一条控制总线 S 控制整个系统的运作,高电平有效。设定一个清零控 制,用于清除上一次抢答的显示,高电平清零。另设定了一个自主的计数器置数 控制 set。由于 DE2 板上仅提供 50MHz 和 27MHz 的时钟,需设定 lpm_counter 分频器(或者 74LS292、74LS56 分频器)对系统时钟进行分频,计数器主要是 用两个 74LS190,通过这两个计数器,进行 30 秒的倒数。 (二) 模拟仿真 使用 QUARTUS II 软件,用原理图输入方法,进行编译,仿真。 (三) 下载 模拟仿真结果正确后,结合实验板设置各输入、输出端;指定下载芯片,重 新编译。编译结果正确后下载到相应芯片中。 (四) 实验结果验证 下载完成后,在实验板上验证结果。

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四、课程设计进程安排
序号 设计各阶段内容 地点 图书馆、 1 实验资料搜索 宿舍 实验室、 2 3 4 实验电路图设计 硬件模拟仿真及调试 结果验证及检查 宿舍 实验室 实验室 起止日期

五、应收集的资料及主要参考文献
1. 阎石. 数字电子技术. 高等教育出版社,2006. 2. 廖日坤. CPLD/FPGA 嵌入式应用开发技术白金手册. 中国电力出版社, 2005. 3. 何希才. 常用集成电路简明速查手册. 国防工业出版社,2006. 4. 李洪伟. 基于 Quartus II 的 FPGA/CPLD 设计. 电子工业出版社,2006. 5. 周润景. 基于 Quartus II 的 FPGA/CPLD 数字系统设计实例. 电子工业出版 社,2007.

发出任务书日期: 计划完成日期:

年 年

月 月

日 日
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指导教师签名: 基层教学单位责任人签章:

主管院长签章:

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Quartus II 软件运行环境与使用简介
Quartus II 是 Altera 公司的综合性 PLD 开发软件, 支持原理图、 VHDL、

VerilogHDL 以及 AHDL(Altera Hardware Description Language)等多种 设计输入形式,内嵌自有的综合器以及仿真器,可以完成从设计输入到硬件 配置的完整 PLD 设计流程。 Quartus II 的运行环境要求比较宽松,可以在 XP、Linux 以及 Unix 上 使用,硬件要求也不高,具有运行速度快,界面统一,功能集中,易学易用 等特点。 Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设 计能力和直观易用的接口,越来越受到数字系统设计者的欢迎。 使用 Quartus II 进行设计的步骤如下:1.新建工程 2.绘制电路 3.编译与 分配管脚 4.运行与调试 。

3

各模块电路图及其工作原理
根据设计要求,我们把整个电路分为:抢答模块、倒计时模块(含报警系统)、

附加记分模块。

3.1

抢答模块

在这个模块中, 在主持人按下开关之后,开关控制的倒计时模块反馈一高电 平到图中的与非门中,同时 74279 的 Q4 清 0,通过非门反馈一高电平,从而使 EIN’的输入为低电平,从而使优先编码器正常编码。而当有任何一个选手抢答 之后,会对其进行编码,通过 74249 把它变成对应的二进制数,再通过加法器加 1,让选手号从 1 号开始。如果有人抢答时图中 Q4 反馈高电平(未倒数完) ,或
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者倒数结束,这时候会使 EIN’的输入为高电平,从而使优先编码器的输出封锁 在高电平(74279 的输出保持不变) 。从而使第一个抢答的选手号可以保存。最 后连接 7447,驱动显示数字。

3.2

倒计时模块(含报警系统)

CLOCK 信号经 74292 由高频被分频至秒脉冲。74292 的输出通过与门接到记 数器的时钟输入端。主持人开关与两个减法计数器的预置数端相连,开始之前, 由 74279 的 Q4 通过非门反馈至上图与门的信号为低电平,所以,当主持人开始 前,是不计时的。开始后,有人抢答前,Q4 输出的反馈信号至与门时为高电平, 同时十位的计数器因时间未用完反馈至与门的也为高电平, 则计数器在开始后就 可以随着 CLOCK 信号计数了。 有人抢答后,Q4 输出高电平,经非门连至与门,则记数器输入的减法信号保持 为低电平,停止计时。 如果时间用完,仍无人抢答时,与计数器相连的或门输出为低电平(通过一个 非门输出高电平使灯亮报警),反馈至与门,则记数器输入的减法信号保持为低 电平,停止计时。

3.3 附加记分模块

当选手答对时,按下开关,产生触发信号,让记数器加 1,然后通过 7447 显示分数。

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操作过程详述

一 新建工程 1 在文件菜单下 ,选择新建工程,向导对话框出现,按“下一步”

2 设定相关文件路径、文件名等

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3 选择“下一步” ,进入到第二页 4 由于所有的文件共享同一个名字,此时不需添加其它的文件,选择“下一步” 5 设定器件,器件系列选用 Cyclone II,封装选用 FBGA,引脚数选 256,速度 级别选”Fastest” ,在器件列表中选择 EP2C5F256C6,选择“下一步”

6 在第四页中,可以选择第三方的 EDA 工具。由于练习是在 Quartus II 中进行 的,所以选择“下一步” 。
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7 然后出现概述的页面,就选择“完成“。工程就建好了。 二 设计电路 1 建立文件File-〉New, 选择Block Diagram/Schematic File. 2 保存文件 File-〉Save as,同时选中 Add file to Current project. 3 用图形编辑器输入设计的四个步骤:导入逻辑门电路符号、导入输入/输出符 号、用线连接节点、编译电路。 4 导入逻辑门电路符号 用鼠标双击图形编辑器窗口的空白处或单击左侧工具条中的“门电路”图标, 选择所需元件。 5 导入输入/输出符号 与第4 项类似。 6 用线连接节点 点击直角连线工具图标,然后将鼠标置于元件边沿,按下鼠标左键保持不变, 拖放连线至另一元件的端点上。

三 编译 1 建立工程后,选择“processing-start compilation” 2 如果编译成功即会出现 compilation report 窗口;如果编译过程出现错误,则编 译会自动停止,并在消息框中显示错误信息。 3 改正错误,直到编译成功。

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四 分配管脚 选择路径“Assignment-pins” ,对应“location”一栏,根据查表的数据把连线 的配置设置好。

然后再编译一次 五 电路仿真运行 本课程设计中,采用 JTAG 模式下载设计。(SW19 置于 RUN 位置) 1 菜单命令 Tools->Programmer 打开编程窗口 2 若没有显示硬件,则单击 Hardware Setup..,打开硬件设置窗口。 3 双击 USB Blaster,然后单击 close,完成硬件设置。 4 添加下载文件,找到.sof 文件,选中 program/configure. 5 单击 start 按钮,开始编程,编程结束后,可按设计方案运行。 六 仿真结果简述 按下主持人开关后,计时开始,数码管显示倒数过程。如果没有人在 30 秒 内抢答,倒数到 00 后停止,报警灯亮;如果 30 秒内有人抢答,记数停止,数码 管显示选手编号,下一个选手抢答,选手编号也不变。按下加分键,选手分数会 加 1。

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5. 更好的设计方案设想
由于上面设计的记分模块各个选手是独立的,为了把 8 个部分整合要一起, 用一个开关控制和一个数码管显示,我参考了别的同学的方案,把他的方案作为 改进方案。

这个模块的从 74138 开始, 输入信号从抢答模块输出端取, 当取到选手号后, 对应的输出端输出低电平, 通过非门输出高电平连接到对应的与门,使该与门的 输出受开关控制, 而其它组的与门封锁在低电平。而记数功能与之前的模块原理 一样,记数器的输出接上三态门,同过它来控制哪位选手的分数可以输出。

6.收获与心得体会
这次课程设计要求我们把所学知识运用到实际问题中来, 要求我们对所学知 识掌握的水平比较高,要能综合运用。通过这次设计,我发现自己所学知识的掌 握不够,仅仅掌握了元件本身特性,并没有去更深层次的想它的的灵活运用。因 此走了一些弯路。还有在设计过程中,缺少与别人的交流也让我走了弯路,多与 人交流,就能汇集更多智慧,吸收更多好的思路,更快的完善好自己的设计。这 次课程实际不仅让我对相关知识有了更深的理解,也让我明白到交流的重要性。

参考文献
1. 阎石. 数字电子技术. 高等教育出版社,2006. 2. 廖日坤. CPLD/FPGA 嵌入式应用开发技术白金手册. 中国电力出版社, 2005. 3. 何希才. 常用集成电路简明速查手册. 国防工业出版社,2006.

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4. 李洪伟. 基于 Quartus II 的 FPGA/CPLD 设计. 电子工业出版社,2006. 5. 周润景. 基于 Quartus II 的 FPGA/CPLD 数字系统设计实例. 电子工业出版 社,2007.

附录:系统整体电路图

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