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第十四讲:存储器及其接口(一) 主讲老师:王克义_图文

第十四讲:存储器及其接口(一)   主讲老师:王克义_图文

《微机原理A》
第十四讲:存储器及其接口(一)
主讲老师:王克义
课程主页:http://mprc.pku.edu.cn/courses/wjyl/

本讲主要内容
存储器的性能指标 存储系统的层次结构 内存储器的基本结构

14.1 存储器概述
1. 存储器的性能指标 计算机存储器的性能指标很多,例如存储容量, 存取速度,存储器的可靠性,性能价格比,功耗 等. 就功能和接口技术而言,最重要的性能指标是存 储器的存储容量和存取速度.

(1) 存储容量 存储容量是存储器可以容纳的二进制信息总量, 即存储信息的总位数(bits),也称存储器的位容量. 设存储器芯片的地址线和数据线位数分别是p和 q,则该存储器芯片的编址单元总数为2p,该存 储器芯片的位容量为2p×q.

(2) 存取速度 存储器的存取速度可用"存取时间"和"存储周期" 这两个时间参数来衡量. "存取时间"(Access Time)是指从CPU发出有效存 储器地址从而启动一次存储器读/写操作,到该读/ 写操作完成所经历的时间.

"存储周期"(memory cycle)是连续启动两次独立 的存储器操作所需的最小时间间隔. 由于存储器在完成读/写操作之后需要一段恢复时 间,所以通常存储器的存储周期略大于存储器的 存取时间. 如果CPU在小于存储周期的时间之内连续启动两 次存储器访问,那么存取结果的正确性将不能得 到保证.

2. 存储系统的层次结构
单独用同一种类型的存储器很难同时满足容量大, 速度快及价格低这三方面的要求. 为了发挥各种不同类型存储器的长处,避开其弱 点,应把它们合理地组织起来,这就出现了存储 系统层次结构的概念. 实际计算机系统中的存储器层次结构如图14.1所 示.

图14.1 存储系统的层次结构
CPU 寄存器组

高速缓存 (Cache)

主存

M M M M 1 2 3 4



M

n

虚存 ( virtual memory )

外存

外存

1

外存

2

外存

3

外存

4



外存

m

上述四级存储系统也可看成两个二级系统:
① 高速缓存—主存; ② 主存—外存.

这两个二级系统的基本功能和设计目标是不相同 的,前者的主要目的是为提高CPU访问存储器的 速度,而后者是为了弥补主存容量的不足.

14.2 内存储器的基本结构及其数据组织
1. 内存储器基本结构 计算机内存储器的基本结构及其与CPU的连接情 况如图14.2所示,其中虚线框内为内存储器.该 图中表示了内存储器与CPU之间的地址,数据以 及控制信息的流动概况.

图14.2 内存储器基本结构
M位地址总线

MAR 时序 与 控制 地址译码器 存储体MB 存储单元

控制总线

CPU

读/写驱动器 MDR

N位数据总线

2. 内存储器中的数据组织 在计算机系统中,作为一个整体一次读出或写入 存储器的数据称为"存储字".存储字的位数称为 "字长". 不同机器的字长有所不同,例如: 8位机(如8080/8085)的存储字是8位字长(即一个 字节); 16位机(如8086)的存储字是16位字长; 32位机(如80386,80486及Pentium等)的存储字 是32位字长…….

一个多字节的存储字在内存中的存放情况通常有两 种不同的格式: 一种是如在Intel 80x86系统中那样. 一个多字节的存储字的地址是多个连续字节单元 中最低端字节单元的地址,而此最低端存储单元 中存放的是多字节存储字中最低字节. 例如,32位(4字节)的存储字11223344H在内存中 的存放情况如图14.3(a)所示,该32位存储字的地 址即是10000H. 这种数据存放格式称为"小尾存储格式"(little endian memory format).

另一种存放格式刚好是相反的排列情况.
例如,在Motorola的680x0系统中,32位存储字

11223344H的存放情况如图14.3(b)所示.


高字节数据11H存放在最低地址单元10000H中, 32位的存储字的地址10000H指向最高字节的存储 单元.

有人称这种存放格式为"大尾存储格式"(big endian

memory format).

图14.3 多字节存储字的两种不同存放方式

10000H 10001H 10002H 10003H

44H 33H 22H 11H

10000H 10001H 10002H 10003H

11H 22H 33H 44H

(a) Intel 80x86系统中

(b) Motorola 680x0系统中

14.3 半导体存储器及其典型芯片
半导体存储器从存储器工作特点及功能的角度, 可分为读写存储器RAM和只读存储器ROM两大 类,其具体分类如图14.4所示. 本节将对RAM和ROM的工作原理及典型芯片进行 分析和介绍.

图14.4 半导体存储器的分类
静态RAM SRAM 可读写存储器 RAM
Volatile memory

动态RAM DRAM 掩模式ROM PROM EPROM EEPROM

半导体存储器

只读存储器 ROM
Non-Volatile memory

14.4 可读写存储器RAM
1. 静态RAM(SRAM) (1) 静态RAM的基本存储单元 基本存储单元(cells)是组成存储器的基础和核 心,用于存储一位二进制代码"0"或者"1". 静态RAM的基本存储单元通常由6个MOS管组 成,如图14.5所示.

图14.5 六管静态RAM基本存储单元
X地 址 译码线

V cc

T3 T5 A

T4 B T6

T1

T2

D0

D0

T7 (I/O ) 接 Y地 址 译 码 线

T8 (I/O)

SRAM的主要特点
静态RAM存储电路MOS管较多,集成度不高,同 时由于T1,T2管必定有一个导通,因而功耗较大. 静态RAM的优点是不需要刷新电路,从而简化了 外部控制逻辑电路,此外静态RAM存取速度比动 态RAM快,因而通常用作微型计算机系统中的高 速缓存(Cache).

(2) 静态RAM芯片举例 常用的静态RAM芯片主要有6116, 6264, 62256, 628128等. 下面重点介绍6116芯片. 6116芯片是2K×8位的高速静态CMOS可读写存 储器, 片内共有16384个基本存储单元. 6116的引脚如图14.6所示.

图14.6 6116芯片引脚图

表14-1 6116芯片的工作方式
CS
0 0 1

OE
0 1 ×

WE
1 0 ×

工作方式 读 写 未选

(3) 静态RAM组成的存储矩阵和存储模块 在微型计算机系统中,常利用存储矩阵和存储模 块组织内存空间.下面简单介绍如何使用静态 RAM构造存储矩阵和存储模块. 2141芯片是4K×1位的静态RAM,即它有4K个存 储单元,每个存储单元的位数为1位,其引脚布局 如图14.7所示.

图14.7 2141芯片引脚图

A0 A1 A2 A3 A4 A5 Dout WE GND

1 2 3 4 5 6 7 8 9

18 17 16 15 14 13 12 11 10

Vcc A6 A7 A8 A9 A 10 A 11 Din CS

Memory System Design Using ICs
Memory system designers use commercially available RAM chips to design larger memory systems:the major steps in such memory designs are the following: 1. Based on speed and cost parameters,determining the types of memory ICs(static or dynamic) to be used in the design. 2. Selecting an available IC of the type selected above,based on access time requirements and other physical parameters,such as the restriction on the number of chips that can be used and the power requirements .It is generally better to select an IC with the largest capacity in order to reduce the number of ICs the system. 3. Determining the number of ICs needed-N=(total memory capacity)/(chip capacity).

4. Arranging the above N ICs in a P*Q matrix,where Q=(number of bits per word in memory system)/(number of bits per word in the ICs) and P=N/Q. 5. Designing the decoding circuitry to selcet a unique word corresponding to each address. We have not addressed the issue of memory control in this design procedure.The control unit of the computer system,of which the memory is a part,should produce control signals to strobe the address into the MAR,enable read/write .and gate the data in and out of MBR at appropriate times.



The following example illustrates the design. Example 3.4 Design a 4K*8 memory using Intel 2114 RAM chips 1,Number of chips needed = Total memory capacity/chip capacity 4 K × 8 = =8 1 K × 4 2,The memory sysetem MAR will have 12 bits, 12 since 4K = 4 ×1024 = 2 ,the MBR will have 8 bits. 3,Since 2114s are organized with four bits per word .two chips are used in forming a memory word of eight bits .Thus,the eight 2114s are arranged in four rows,with two chips per row.

4,The 2114 has 10 address lines.The least significant 10 bits of the memory system MAR are connected to the 10 address lines of each 2114.A 2-to-4 decoder is used to decode the most significant two bits of the MAR,to select one of the four rows of 2114 chips through the CS signal on each 2114 chips . 5,I/O lines of chips in each row are connected to the MBR .Note that these I/O lines are configured as tristate .The WE lines of all the 2114 chips are tied together to form the system WE.

The memory system is shown in Figure 3.25. Note that the number of bits in the memory word can be increased in multiples of 4 simply by including additional columns of chips.If the number of words needs to be extended beyond 4K , additional decoding circuitry will be needed.

例14.1 某计算机内存系统由32K×1位的SRAM芯片构 成,内存容量为1M字节,采用模块结构,每个模 块128K字节,每个模块分4组. 试计算为构成该存储器所需的芯片数,并给出地 址分配情况("模块选择","组选择","片内地址" 各占哪几位).

解: 为构成该存储器共需给定芯片: 1M×8 / 32K×1= 256(片) 由于内存容量为1M字节,所以内存地址为20位(A19~A0). 根据本题条件,具体分配如图14.8所示.

A19~A17
模块选择

A16 A15
组选择

A14~A0
片内选择

图14.8 例14.1的地址分配

2. 动态RAM(DRAM)
(1) DRAM基本存储单元电路 与静态RAM一样,动态RAM也是由许多"基本存 储单元"(cells)按行,列形式构成的二维存储矩阵 来组成的. 目前,动态RAM基本存储单元是由一个MOS管和 一个小电容构成,故称"单管动态RAM基本存储 单元电路",其结构如图14.9所示.

图14.9 单管动态RAM基本存储单元电路
行选择信号

T 刷新 放大器 列选择信号 数据输入/输出线 C

基本存储单元

由于任何电容均存在漏电效应,所以经过一段时 间后电容上的电荷会流失殆尽,所存信息也就丢 失了. 对电容漏电而引起信息丢失这个问题的解决办法 是定期地对内存中所有动态RAM存储单元进行刷 新(refresh),使原来表示逻辑"1"电容上的电荷得 到补充,而原来表示逻辑"0"的电容仍保持无电荷 状态. 刷新是逐行进行的.

图14.10 动态RAM存储器阵列

DRAM 的主要特点
与静态RAM相比,动态RAM基本存储电路所用的MOS管 少,从而可以提高存储器的存储密度并降低功耗. 动态RAM的缺点是存取速度比静态RAM慢;需要定时刷 新,因此需增加相应的刷新支持电路; 此外,在刷新期间CPU不能对内存模块启动读/写操作, 从而损失了一部分有效存储器访问时间. DRAM的高存储密度,低功耗及每位价格便宜的突出优 点,使之非常适用于在需要较大存储容量的系统中用作主 存储器.现代PC机均采用各种类型的DRAM作为可读写 主存.

(2) DRAM芯片的引脚信号及读写操作
为了具体理解动态RAM存储器的工作机理,清楚 地了解DRAM芯片的主要引脚信号及其读写特性 是十分必要的. 下面以一个1M×1位的DRAM芯片为例进行概要 说明. 该芯片的引脚信号情况如图14.11所示.

图14.11 DRAM芯片引脚信号

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 RAS CAS WE Dout Din

图14.12 DRAM芯片的操作时序
Tcycle 地址 RAS CAS WE Din Dout 写数据 读数据 行地址 列地址 行地址 列地址

(3) DRAM芯片举例



Motorola MCM 511000A是1M×1位的高速DRAM芯片,片内共有 1048576个基本存储单元.

在芯片的20个引脚中,A0~A9是10条地址线,被行地址输入和列地 址输入分时复用,以减少引脚数目;D和Q分别是数据输入和数据输 出线;VCC是电源线,VSS是接地线; 控制信号线有: 读/写控制W(高电平为读操作,低电平为写操作),行 地址选通RAS,列地址选通CAS,测试功能控制TF(Test Function), 无连接NC(未用).

图14.13 511000A引脚图

D W RAS TF NC

1 2 3 4 5

20 19 18 17 16

Vss Q CAS NC A9

A0 A1 A2 A3 Vcc

6 7 8 9 10

15 14 13 12 11

A8 A7 A6 A5 A4

图14.14 MCM 511000A内部功能框图

作业(十四)
教材P441 5. 8.


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